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ratio_counter | ( ARESETn , ACLK , s_data_transfer ) |
| Stellt das gewünschte Verhältnis (RATIO ) zwischen FPGA- und Pixeltakt sicher.
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DELTA | range 17 to 4095 := 17 |
ratio_counter |
( |
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ARESETn , |
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ACLK , |
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s_data_transfer |
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) |
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Process |
Stellt das gewünschte Verhältnis (RATIO
) zwischen FPGA- und Pixeltakt sicher.
Der Zähler beginnt zu zählen, sobald ARESETn HIGH
ist. Nach einer Anzahl von RATIO
Takten werden die Signale set_s_ready
und dead_time_clk
gesetzt. Außerhalb der Totzeit wird ein neuer Zählzyklus erst dann angestoßen, wenn ein Transfer erfolgt ist.
{set_s_ready}
The documentation for this class was generated from the following file: