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Constants | Signals | Processes
Behavioral Architecture Reference

Processes

ratio_counter  ( ARESETn , ACLK , s_data_transfer )
 Stellt das gewünschte Verhältnis (RATIO) zwischen FPGA- und Pixeltakt sicher.

Constants

DELTA  Integer range 17 to 4095 := 17

Signals

set_s_ready  std_logic := ' 0 '
is_dead_time  std_logic := ' 0 '

Member Function Documentation

ratio_counter (   ARESETn ,
  ACLK ,
  s_data_transfer  
)
Process

Stellt das gewünschte Verhältnis (RATIO) zwischen FPGA- und Pixeltakt sicher.

Der Zähler beginnt zu zählen, sobald ARESETn HIGH ist. Nach einer Anzahl von RATIO Takten werden die Signale set_s_ready und dead_time_clk gesetzt. Außerhalb der Totzeit wird ein neuer Zählzyklus erst dann angestoßen, wenn ein Transfer erfolgt ist.

{set_s_ready}

  • dead_time_clk

The documentation for this class was generated from the following file: